10 — MZ-800 grafický video systém

Základní informace

Tento dokument popisuje kompletní mechanismus generování obrazu v MZ-800 grafických režimech (DMD bit 3 = 0). Vysvětluje, jak GDG z obsahu VRAM (bitmapove roviny I-IV) přes paletový obvod produkuje barevný video výstup.

Pro MZ-700 textový režim (DMD bit 3 = 1) viz 08-mz700-video-systém.md.

Prehled grafických režimu

Display Mode Register (DMD, port CEH — zápis)

Bit:  7    6    5    4    3      2      1      0
      X    X    X    X    DMD3   DMD2   DMD1   DMD0

DMD3 a DMD2 určují zobrazovaci metodu (rozlišení):

DMD1 a DMD0 určují použité roviny a framy:

Kompletní tabulka

Fyzická organizace VRAM

Dva DRAM busy

MZ-800 používá dva 8-bitové datove busy pro VRAM, každý obsluhovany 8 čipy 4164C-3 (64Kx1 bit):

VA bus (piny 55-62): Zakladni VRAM — vzdy pritomna
  Rovina I:   8 KB (8000H-9FFFH z pohledu CPU)
  Rovina II:  8 KB (A000H-BFFFH z pohledu CPU)

VC bus (piny 63-70): Rozsirena VRAM — volitelna (prazdne sockety)
  Rovina III: 8 KB (pristup pres WF/RF registr, B/A bit)
  Rovina IV:  8 KB (pristup pres WF/RF registr, B/A bit)

Oba busy sdili adresovou sbernici VAD[7:0] a řídící signály (/VRAS, /VCAS, /VRWR, /VOE). Při každém DRAM cyklů jsou ctena data z obou busu současně.

Interní DRAM adresy

DRAM adresy (RAS/ČAS) pro video fetch se liší podle režimu (Service Manual strany 18-19):

320x200 (VA bus):

$0000 +-------------+
      | Rovina I    |  8000 bajtu (0-7999)
      | (0-39 na    |
      |  radek)     |
$1F3F +-------------+
      | Nepouzito   |
$2000 +-------------+
      | Rovina II   |  8000 bajtu (0-7999)
      |             |
$3F3F +-------------+
      | Nepouzito   |
$3FFF +-------------+

640x200 (VA bus):

$0000 +-------------+
      | Rovina I    |
      | (0-79 na    |  Sude bajty
      |  radek)     |
$1F3F +-------------+  15988 bajtu
      | Nepouzito   |
$2000 +-------------+
      | Rovina I    |
      | (pokracovani)|  Liche bajty
$3F3F +-------------+  15999 bajtu
      | Nepouzito   |
$3FFF +-------------+

Rozlozeni pixelů na obrazovce (CRT display position)

320x200 — 40 bajtů na řádek:

        Sloupec
        1    2    3    ...  40
Radek 1:  0    1    2    ...  39
Radek 2: 40   41   42    ...  79
  ...
Radek 200: 7960 7961 7962 ... 7999

Každý bajt = 8 pixelů. Bit 7 = levy pixel, bit 0 = pravy pixel. Adresa pixelů v rovině:

Adresa_v_rovine = Y * 40 + X / 8
CPU_adresa_I    = 8000H + Adresa_v_rovine
CPU_adresa_II   = A000H + Adresa_v_rovine
Bit_v_bajtu     = 7 - (X MOD 8)

640x200 — 80 bajtů na řádek:

        Sloupec
        1    2    3    4    ...  80
Radek 1:  0    1    2    3    ...  79
Radek 2: 80   81   82   83   ... 159
  ...
Radek 200: 15920 ...              15999

Adresa:

Adresa_v_rovine = Y * 80 + X / 8
CPU_adresa_I    = 8000H + Adresa_v_rovine
Bit_v_bajtu     = 7 - (X MOD 8)

Kompozice barvy pixelů

320x200, 4 barvy (DMD=00H, Frame A)

Každý pixel je tvoren 2 bity ze dvou rovin:

Palette index = (bit_rovina_II * 2) + bit_rovina_I
  0 = palette 0 (typicky cerna)
  1 = palette 1
  2 = palette 2
  3 = palette 3 (typicky bila)

Service manual (strana 25) potvrzuje: - Pallet output select A = Plane I data - Pallet output select B = Plane II data

320x200, 4 barvy (DMD=01H, Frame B)

Stejně jako Frame A, ale používá roviny III+IV (VC bus):

Palette index = (bit_rovina_IV * 2) + bit_rovina_III

Vyžaduje rozšiřovací VRAM. Bez ni: VC=0xFF → všechny pixely = palette 3 (viz dokument 20).

640x200, 2 barvy (DMD=04H)

Každý pixel je tvoren 1 bitem z jedne roviny:

Palette index = bit_rovina_I
  0 = palette 0
  1 = palette 1

Pixel clock = CLK0 (17.73 MHz) — dvojnasobny oproti 320x200. Proto je každý bajt VRAM zobrazen jako 8 po sobe jdoucich pixelů při vyšší frekvenci.

640x200, 4 barvy (DMD=06H)

Každý pixel je tvoren 2 bity ze dvou rovin na různých busech:

Palette index = (bit_rovina_III * 2) + bit_rovina_I

Plane I je na VA busu, Plane III na VC busu. Oba se čtou současně při každém DRAM cyklů.

320x200, 16 barev (DMD=02H)

Každý pixel je tvoren 4 bity ze všech čtyř rovin:

4-bit barva = (bit_rovina_IV * 8) + (bit_rovina_III * 4)
            + (bit_rovina_II * 2) + bit_rovina_I
  Rozsah: 0-15

Service manual (strana 25) uvádí přiřazení rovin k barevnym slozkami: Plane I = B (modra), Plane II = R (červená), Plane III = G (zelená), Plane IV = I (intenzita).

Paletový systém

Paletový registr (port F0H — zápis)

Bit:  7    6    5    4    3    2       1       0
      X    S2   S1   S0   Ii   Gi   Ri/SW1  Bi/SW0

Registr ma dva režimy, rozlisene bitem S2 (bit 6):

Nastavení barvy palety (S2 = 0)

Zapise 4-bitovou IGRB barvu do jednoho ze 4 paletovych registru:

S1:S0 (bity 5:4) = cislo palety (0-3)
  00 = PLT 0
  01 = PLT 1
  10 = PLT 2
  11 = PLT 3
Bity 3:0 = barva IGRB
  Bit 3 = I (intenzita)
  Bit 2 = G (zelena)
  Bit 1 = R (cervena)
  Bit 0 = B (modra)

Příklad:

; PLT0 = cerna (0000), PLT1 = azurova (0101)
; PLT2 = zluta (0110), PLT3 = bila (0111)
LD A, 00000000B : OUT (0F0H), A   ; PLT0 = cerna
LD A, 00010101B : OUT (0F0H), A   ; PLT1 = azurova
LD A, 00100110B : OUT (0F0H), A   ; PLT2 = zluta
LD A, 00110111B : OUT (0F0H), A   ; PLT3 = bila

Aktivace skupiny palet (S2 = 1) — jen pro 16-barevný režim

V 16-barevném režimu (DMD=02H) je k dispozici 16 barev, ale pouze 4 paletové registry v HW. Barvy jsou proto rozdělený do 4 skupin po 4. Skupina se vybírá bity SW0 a SW1:

S2 = 1 (bit 6)
Bity 1:0 = SW1, SW0 — vyber aktivni skupiny

Skupina je určena bity rovin III a IV:

SW0 = bit roviny III (Plane III data)
SW1 = bit roviny IV (Plane IV data)

Rozdělení 16 barev do skupin:

Klíčové omezení: V jednom okamziku může byt přes paletu remapovana pouze jedna skupina (4 barvy). Zbytek skupin se zobrazuje přímo — data z rovin I-IV jdou přímo jako B, R, G, I na video výstup bez paletoveho prekladu.

Příklad (service manual strana 26):

PLT0 = Black, PLT1 = Cyan, PLT2 = Red, PLT3 = Magenta

Kdyz SW0=0, SW1=0 (skupina 1 aktivni):
  Barvy 0-3: mapovany pres paletu (Black, Cyan, Red, Magenta)
  Barvy 4-15: primo BRGI z rovin (Green, Cyan, Yellow, White,
              Gray, Light blue, Light red, Light magenta)

Kdyz SW0=1, SW1=1 (skupina 4 aktivni):
  Barvy 0-11: primo BRGI z rovin
  Barvy 12-15: mapovany pres paletu

Pro plně libovolne mapování všech 16 barev se mění SW0/SW1 během H-blank (rasterove efekty), nebo se používají prednastavene skupiny.

Paleta NE pro border

Service manual (strana 26): "Pallet is not applicable for the border color." Border color (port CF06H) jde přímo jako 4-bit IGRB na video výstup, obchazi paletové registry.

Paleta NE v MZ-700 režimu

V MZ-700 režimu (DMD3=1) barvy z atributu obchazeji paletový obvod — viz dokument 08.

Přiřazení rovin k barevnym slozkami

Service manual — Table na strane 25

Service manual explicitne uvádí přiřazení pro každý režim:

320x200, 4 barvy (Frame A):

640x200, 2 barvy (Frame A):

640x200, 4 barvy:

320x200, 16 barev — přiřazení přímo na BRGI:

Pro skupiny, které NEjsou aktivne přes SW0/SW1, data z rovin I-IV jdou přímo na barevné slozky:

Video pipeline — od DRAM k IGRB vystupum

Prehled signaloveho řetězce

DRAM cipy (4164C-3)
    |
VA bus [7:0] ------> Plane I latch, Plane II latch
VC bus [7:0] ------> Plane III latch, Plane IV latch
    |
bus_Plane_I[7:0]     8 bitu roviny I (z VA)
bus_Plane_II[7:0]    8 bitu roviny II (z VA)
bus_Plane_III[7:0]   8 bitu roviny III (z VC)
bus_Plane_IV[7:0]    8 bitu roviny IV (z VC)
    |
Shift registr        Serializace 8 bitu → 1 pixel/takt
    |
bus_PALET[1:0]       2-bitovy palette index pro aktualni pixel
    |
Paletovy NAND mux    Vyber jednoho ze 4 paletovych registru
    |
bus_outPAL[3:0]      Obsah vybraneho registru
    |
bus_BRGI[3:0]        4x NAND → barva z palety
    |
bus_INK_BKG[3:0]     MUX: MZ-800 (BRGI) vs MZ-700 (INK)
    |                     rideny DMD(3)
    | *** BIT SWAP: INK_BKG(3) <-> RBGI(0) ***
    v
bus_RBGI[3:0]        MUX: border vs obsah
    |
F666 flip-flop       Vystupni registr (clocked CLK0)
    |                invertovany vystup (nO)
    v
Piny: YITN(75), GREEN(74), RED(72), BLUE(73)

1. DRAM fetch — čtení dat z paměti

Každý ze 40 sloupců (320x200) nebo 80 sloupců (640x200) na řádku vyžaduje 2 DRAM čtení v page-mode (společný RAS, 2 ČAS cykly):

Každý sloupec trvá 16 CLK0 (320x200) nebo odpovídá 8 pixelum při CLK0 (640x200). Viz dokument 16 pro detailní časování.

2. Latch a plane separation

GDG čte data z VA a VC busu a uklada je do internich latchu. Flip-flop xF635_20_20 alternuje latch clock — první ČAS cyklus zachyti Plane I (VA) a Plane III (VC), druhý ČAS cyklus zachyti Plane II (VA) a Plane IV (VC).

V GDG_core.vhd jsou rovinova data ulozena jako:

bus_Plane_I[7:0]    — z VA busu, 1. CAS cyklus
bus_Plane_II[7:0]   — z VA busu, 2. CAS cyklus
bus_Plane_III[7:0]  — z VC busu, 1. CAS cyklus
bus_Plane_IV[7:0]   — z VC busu, 2. CAS cyklus

3. Shift registr — serializace

Každý bajt (8 bitu) se načte do shift registru signálem LOAD a je vysunovany po 1 bitu. Frekvence vysunu: - 320x200: 1 pixel / 2 CLK0 (pixel clock = CLK0/2 = 8.867 MHz) - 640x200: 1 pixel / 1 CLK0 (pixel clock = CLK0 = 17.73 MHz)

Pro každý pixel se vysune 1 bit z kazde aktivní roviny.

4. Paletový index (bus_PALET)

V GDG_core.vhd je paletový index 2-bitový signál bus_PALET[1:0]:

bus_PALET(0)  -- radek 5681: z F601 latche, zdroj zavisi na rezimu
bus_PALET(1)  -- radek 7090: z F601 latche

5. Paletový NAND mux — výběr registru

Ctverici paletovych registru (bus_inPAL[0-3]) vybírá kombinace bus_PALET[1:0]:

Vybrany 4-bitový obsah registru (IGRB barva) projde přes NAND hradla na bus_BRGI.

6. Border vs. obsah MUX

V blanking oblastech (mimo viditelný canvas) se místo barev z palety zobrazuje border color (port CF06H, 4-bit IGRB):

-- GDG_core.vhd, radky 3522-4055:
bus_RBGI(0) <= NOT ( ( bus_BORDER(0) AND blanking )
                  OR ( bus_INK_BKG(3) AND visible ) );
-- (analogicky pro bity 1, 2, 3)

Border color jde přímo na výstup — obchazi paletové registry.

7. Výstupní F666 flip-flopy

Poslední stupeň pipeline jsou 4 flip-flopy F666, taktovane CLK0. Používají invertovaný výstup (nO), takže:

Pin YITN(75) = NOT(bus_RBGI(3))   — intenzita
Pin GREEN(74) = NOT(bus_RBGI(2))  — zelena
Pin RED(72)   = NOT(bus_RBGI(1))  — cervena
Pin BLUE(73)  = NOT(bus_RBGI(0))  — modra

Invertovaný výstup je kompenzovan v následujícím video obvodu (na desce MZ-800).

Pipeline latence

Od prvniho DRAM čtení k prvnimu pixelů na výstupu: - MZ-800 grafické režimy: ~8 CLK0 (~0.45 us) - MZ-700 textový režim: 19 CLK0 (~1.07 us)

Kratsi latence v MZ-800 režimu — není třeba CG lookup.

Write Format Register (port CCH)

Format

Bit:  7      6      5      4    3     2    1    0
     WMD2   WMD1   WMD0   B/A   IV   III   II   I

B/A bit (bit 4)

Určuje, na kterou sadu rovin CPU přistupuje: - B/A = 0 (Frame A): Roviny I a II (VA bus) - B/A = 1 (Frame B): Roviny III a IV (VC bus)

B/A bit je společný pro WF i RF — musí byt konzistentni.

Výběr rovin (bity 3:0)

Určují, do kterých rovin se zapisuje: - Bit 0 = Rovina I - Bit 1 = Rovina II - Bit 2 = Rovina III - Bit 3 = Rovina IV

Zapisove mody (WMD2:WMD1:WMD0)

GDG implementuje 6 zapiosovych modu přes read-modify-write DRAM cyklus. Pro každý CPU zápis GDG nejdrive přečte aktualni obsah VRAM (VD = VRAM Data), pak aplikuje logickou operaci s zapisovanymi daty (WD = Write Data):

REPLACE mod (WMD=10x)

REPLACE je určený pro zápis znakovych vzoru do grafické paměti:

Pro kazdy bit pozice:
  Kdyz WD bit = 1: VRAM bit = barva z WF registru (bity I-IV)
  Kdyz WD bit = 0: VRAM bit = 0 (RESET)

Service manual příklad (strana 24): zápis zluto-zeleneho textu na černém pozadí. WF = 10001110 (REPLACE, zeleno-zluta barva), Write Data = CG vzor znaků. Všechny roviny jsou zapsany jednim CPU zápisem.

PSET mod (WMD=11x)

PSET zapisuje pouze tam, kde WD=1 — ostatní pozice zustavaji nezmeneny:

Pro kazdy bit pozice:
  Kdyz WD bit = 1: VRAM bit = barva z WF registru (bity I-IV)
  Kdyz WD bit = 0: VRAM bit = beze zmeny (zachovan VD)

Uzitecne pro overlay — přidání barvy bez smazání existujiciho obsahu.

Read-modify-write v HW

GDG provádí všechny zápisy jako read-modify-write cyklus (Service Manual strana 15-16, 19):

1. CPU zahaji zápis na VRAM adresu
2. GDG aktivuje /VCAS s /VRWR=1 → DRAM čte aktualni data (VD)
3. GDG zpracuje VD a WD přes WF logiku
4. GDG aktivuje /VRWR → výsledek na VA/VC bus
5. /VCAS se deaktivuje → data zapsána do DRAM

V 16-barevném režimu (320x200) jsou potřeba 2 CPU cykly na zápis jednoho bajtů — roviny I+II (VA) a roviny III+IV (VC) se zapisuji oddelene.

Read Format Register (port CDH)

Format

Bit:  7       6   5    4    3     2    1    0
   SRCH/SING   X   X   B/A   IV   III   II   I

Single color read (SRCH/SING = 0)

Čte data z jedne roviny určené bity I-IV: - Právě jeden bit (I, II, III, nebo IV) musí byt nastaven na 1 - Vraci 8-bitový obsah dane roviny na CPU adrese

Specified color search (SRCH/SING = 1)

Hledani konkrétní barvy ve VRAM: - Bity I-IV určují hledanou barvu - Vraci 8-bitovou masku: bit=1 kde pixel odpovídá hledane barve

Toto umožňuje rychle nalezeni všech pixelů určitě barvy — uzitecne pro kolizni detekci v hrach nebo barevné nahrazovani.

Časování video fetch

Časová osa jednoho řádku (PAL, CKSW=0)

CLK0:  0        329  340                       957   1135
       |         |    |                         |      |
       | refresh |    |    40 sloupcu x 16 CLK0 |      |
       |         |    |    = 640 CLK0           |      |
       |     prefetch | canvas start       prefetch    |
       |     col 0    |                    col 39 end   |

Mystery reads (jen DMD=00H a 02H)

V režimech 320x200 Frame A (DMD=00H) a 16-barevném (DMD=02H) jsou mezi každý video sloupec vlozena další DRAM čtení na adrese DRAM $0040 (RAS=0x00, ČAS=0x40):

Mystery reads obsazuji DRAM sbernici a prodluzuji latenci CPU zápisu v režimu 320x200 oproti 640x200 (viz dokument 16).

DRAM fetch dle režimu

CPU write — latence a WAIT

Celkova latence CPU zápisu do DRAM

Racing the beam

Pro změnu sloupce N na aktualnim řádku musí byt DRAM aktualizace dokoncena před CLK0 329 + N*16 (zacatek video fetch).

Bezpečné okno pro blanking zápisy: CLK0 957 až 329 = 508 CLK0 (~28.6 us, ~101 T-stavu CPU).

Detail viz 16-mz800-propagation.md.

Propagace změny registru — mid-scanline

Všechny I/O registry GDG se propagovany okamžitě — GDG nepoužívá žádný double-buffering:

Detail viz 17-iorq-palette-border.md, 18-scroll-propagation.md, 19-dmd-propagation.md.

16 IGRB barev

RGB hodnoty z Barvy.htm (Pavel Brazda), NE CGA aproximace. Barvy MZ-800 prochazi analogovymi video obvody a mají specifický charakter.

Nedokumentované režimy

DMD=03H (320x200, bits[1:0]=11)

Hybridni režim ctouci z obou framu (ČAS 0x0A, 0x4A, 0xBE, 0xFE). Používá VC bus (roviny III+IV) pro barevný výstup, VA bus je ignorovan. 284 video čtení, 0 mystery reads. Efektivně "16-barevný režim Frame B".

DMD=07H (640x200, bits[1:0]=11)

Shodný DRAM fetch s DMD=06H, ale používá VC bus (plane III) pro oba bity paletoveho indexu. Plane I (VA) je ignorovan. Výsledek: 640x200 mono režim přes Frame B, palety 0 a 3.

Detail viz 13-dmd-undocumented.md.

Praktické programování

Inicializace grafickeho režimu

; Prepnuti do 320x200, 4 barvy
LD A, 00H
OUT (0CEH), A          ; DMD = 320x200/4c Frame A

; Nastaveni palet
LD A, 00000000B        ; PLT0 = cerna
OUT (0F0H), A
LD A, 00010101B        ; PLT1 = azurova
OUT (0F0H), A
LD A, 00100110B        ; PLT2 = zluta
OUT (0F0H), A
LD A, 00110111B        ; PLT3 = bila
OUT (0F0H), A

; WF: SINGLE write, roviny I+II, Frame A
LD A, 00000011B
OUT (0CCH), A

; RF: Single read, rovina I, Frame A
LD A, 00000001B
OUT (0CDH), A

; Border = cerna
LD BC, 06CFH
LD A, 00H
OUT (C), A

Příklad: REPLACE write v 16-barevném režimu

Service manual (strana 24) — zápis znakoveho vzoru svetle zlutou barvou na grafickou obrazovku:

; WF = REPLACE mod, barva svetle zluta (IGRB = 1110)
; Plane I=B=0, II=R=1, III=G=1, IV=I=1
LD A, 10001110B        ; WMD=100 (REPLACE), B/A=0, IGRI=1110
OUT (0CCH), A

; Zapis CG vzoru znaku na VRAM adresu
LD HL, 8000H           ; cilova adresa ve VRAM
LD A, 01010101B        ; CG pattern (kazdy druhy pixel)
LD (HL), A             ; GDG provede REPLACE do vsech rovin

Po tomto zápisu: - Kde CG bit = 1: všechny 4 roviny nastaveny na barvu z WF - Kde CG bit = 0: všechny 4 roviny vymazany (černá)

Double buffering

; Kreslit do Frame B zatimco je zobrazen Frame A
LD A, 00H              ; DMD = Frame A zobrazen
OUT (0CEH), A

LD A, 00010011B        ; WF: SINGLE, Frame B (B/A=1), roviny I+II
OUT (0CCH), A
; ... kreslit do VRAM ...

; Prepnout zobrazeni na Frame B
LD A, 01H              ; DMD = Frame B zobrazen
OUT (0CEH), A

Stav ověření

Service manual: Detailní popis VRAM organizace (strany 16-19), paletoveho systému (strany 25-26), WF/RF registru (strany 21-24), timing diagramy (strany 17-19). Přiřazení rovin k barevnym slozkami potvrzeno v Table na strane 25.

HDL simulace: Všechny hodnoty časování a DRAM fetch pochází z gate-level simulace (GDG_core.vhd + cocotb testbenche). Ověřeno: - Pipeline latence ~8 CLK0 (dokument 16) - DRAM fetch pattern pro všech 16 DMD režimu (dokument 13) - Paletový signálový řetězec (dokument 11) - Propagace změny palety, DMD, SOF (dokumenty 14-16) - Chování bez rozšířené VRAM (dokument 20)

Částečně ověřeno: - Přesně přiřazení bus_PALET generování ke zdrojovym rovinam v HDL (trasovani přes F601 latche a shift registr v GDG_core) - SW0/SW1 skupinovy mechanismus v 16-barevném režimu (popsano z SM, ale zatim nesimulovan s explicitnim nastavenim SW) - Přesně chování REPLACE a PSET modu v simulací

Reálně HW: Ještě neověřeno.